vhdl语言

与软件语言相比，VHDL有什么特点

在行为级抽象建模的覆盖范围方面软语言比VHDL略差一些。FPGA的硬件描述语言VHDL，超高速集成电路硬件描述语言，符合美国电气和电子工程师协会标准，利用一种和数字电路基本知识结合较密切的语言来描述数字电路和设计数字电路系统。为适应实际数字电路的工作方式，VHDL以并行和顺序的多种语句方式来描述在同一时刻中所有可能发生的事件，因此VHDL程序执行方式与其他语言不同。它不是按顺序一条一条执行每一条语句，而是有并行执行的语句同时也有按顺序执行的语句;要求数字电路设计人员摆脱一维的思维模式，以多维并发的思路来完成VHDL的程序设计。扩展资料软件语言和VHDL的共同点1、能形象化地抽象表示电路的结构和行为。2、支持逻辑设计中层次与领域的描述。3、可借用高级语言的精巧结构来简化电路的描述。4、具有电路仿真与验证机制以保证设计的正确性。5、支持电路描述由高层到低层的综合转换。6、硬件描述与实现工艺无关。7、便于文档管理，易于理解和设计重用。参考资料来源：百度百科—vhdl

计算机硬件描述语言(VHDL)与编程语言（C语言）的区别及关系，

计算机硬件描述语言(VHDL)与编程语言（C语言）的区别及关系， 首先说VHDL：它是描述电路的计算机工具，早期的CPLD等器件是基于与-或阵列的，更容易说明这点，VHDL是描述电路行为的，当下载到器件后，它就是具体的电路，这个电路全由与-或阵列组成。后期的FPGA也一样，只是它是基于查找表的。再说C语言：我们可以认为它是用于控制特定电路的工作。我们都知道可以C编程的控制器都有程序存储器，它里面就存放了C编译后的二进制代码。而VHDL里下载后根本就不需要这个存放程序的地方。 硬件描述语言与高级编程语言有何区别？ 用途不一样 VHDL等硬件描述语言主要用于CPLD、FPGA的大规模可编程逻辑器件 而C语言等高级编程语言主要用于计算机等方面 软件编程语言和硬件描述语言的差别？ verilog hdl 的程序烧到芯片里会影响芯片里的电路结构吧~ C编译成机器码以后一般都是在通用计算机上跑~这个问题很大有点不知道从何说起，老衲尽力了 VHDL硬件描述语言和汇编语言有什么关系吗？ 做单片机方面，汇编语言是必学的，虽然单片机编程所用的大部分是C语言！ VhdL语言是针对FPGA和CPLD的硬件描述语言，两者没多大共同点，是针对两个不同领域的语言！ 学习单片机后，你可以往ARM和DSP方向发展!现在电子的一个大方向 你也可以单独学习VHDL，将FPGA学懂，那么你就是兼顾电子两大类的最尖端人才了！ VHDL代码是标准的硬件描述语言这句话怎样理解？何谓硬件描述语言？ VHDL说简单点 就是你用你心里面想的话去描述电路 让CPLD /FPGA去实现 是用来描述电路的 所以说叫硬件描述语言 自己的理解 希望能帮到你 VHDL硬件描述语言的延迟语句是什么？ VHDL每一条语句最终生成的是一堆电路,记得是一堆实实在在的电路,不是生成一堆来执行什么功能的程序 所以不存在什么延时问题,所谓的延时,只是输入到输出的延时,执行语句的耗时那是不存在这种说法的 现在学硬件描述语言，VHDL好还是Verilog好 初学者我感觉因为有C语言基础，Verilog的话比较容易上手，语法比较像。但是不要因此而轻视它，有些地方是初学者很难理解的比如阻塞式赋值和非阻塞式赋值等。 谁能介绍一下"硬件描述语言VHDL"? 硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。 目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。 硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用。但是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。 现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C++等等。究竟选择哪种语言进行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作一些比较研究，为EDA设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础 可编程硬件描述语言主要包括哪俩种 VHDL和Verilog HDL VHDL: 功能强大、设计灵活 支持广泛、易于修改 强大的系统硬件描述能力 独立于器件的设计、与工艺无关 很强的移植能力 易于共享和复用 Verilog HDL：Verilog来自C 语言，易学易用，编程风格灵活、简洁，使用者众多，特别在ASIC领域流行； 在VHDL硬件描述语言中,architectures的功能是什么? architecture是定义的结构体，定义了实体后就需要定义结构体

vhdl语言数据对象有哪几种？作用范围如何？对其赋初值作用有何不同

VHDL语言数据对象有哪几种？作用范围如何？对其赋初值作用有何不同？
答：VHDL语言数据对象有信号，变量，常量。
1、常量（CONSTANT）
一般用来代表数字电路中的电源、地、恒等逻辑值等常数。
常量的使用范围取决于它被定义的位置。即在程序包中定义可在整个程序包中使用，在实体中定义，有效范围为这个实体定义的所有结构体；定义在结构体中只能用于该结构体；定义在结构体中某一单元如一个进程则只能用在这个进程当中。
2、变量
常用在实现某些算法的赋值语句当中，只是个局部变量，只能在进程和子程序中使用。（是一种理想化的数据传输，不存在任何的延时行为）
3、信号
表示一条硬件连接线：如输入输出端口，描述硬件系统的基本数据对象。

vhdl语言数据对象有哪几种？

VHDL语言数据对象有哪几种？作用范围如何？对其赋初值作用有何不同？
答：VHDL语言数据对象有信号，变量，常量。
1、常量（CONSTANT）
一般用来代表数字电路中的电源、地、恒等逻辑值等常数。
常量的使用范围取决于它被定义的位置。即在程序包中定义可在整个程序包中使用，在实体中定义，有效范围为这个实体定义的所有结构体；定义在结构体中只能用于该结构体；定义在结构体中某一单元如一个进程则只能用在这个进程当中。
2、变量
常用在实现某些算法的赋值语句当中，只是个局部变量，只能在进程和子程序中使用。（是一种理想化的数据传输，不存在任何的延时行为）
3、信号
表示一条硬件连接线：如输入输出端口，描述硬件系统的基本数据对象。